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初学入门

标识符是用户在描述时给Verilog对象: 标识符（identifiers）标识符是用户在描述时给Verilog对象（电路模块、信号等）起的名字；标识符必须以字母（a-z，A-Z）或（_ ）开头，后面可以是字母、数字、（$ ）或（_ ）；最长可以是1023个字符；Verilog标 ...; 2014-4-15 19:46

Verilog中，字符串（string）: 字符串（string） Verilog中，字符串大多用于显示信息的命令中。（只用在测试中。）字符串要在一行中用双引号括起来，也就是不能跨行。字符串中可以使用一些转义（escape）符，如\t　\n 可以使用一些格式符（如%b ...; 2014-4-15 19:45

Verilog中整数常量和实数常量: 整数常量和实数常量 Verilog中，常量（literals）可以是整数也可以是实数。 1．整数的大小可以定义也可以不定义。整数表示为：＜size＞'＜base＞＜value＞其中　size：位数大小，由十进制数表示的位数（bit） ...; 2014-4-15 19:43

Verilog采用的四值逻辑系统: Verilog采用的四值逻辑系统; 2014-4-15 19:41

标识符是用户在描述时给Verilog对象（电路模块、信号等）起的名字 ... ...: 标识符（identifiers）标识符是用户在描述时给Verilog对象（电路模块、信号等）起的名字；标识符必须以字母（a-z，A-Z）或（_ ）开头，后面可以是字母、数字、（$ ）或（_ ）；最长可以是1023个字符；Verilog标 ...; 2014-4-13 22:34

Verilog中字符串（string）: 字符串（string） Verilog中，字符串大多用于显示信息的命令中。（只用在测试中。）字符串要在一行中用双引号括起来，也就是不能跨行。字符串中可以使用一些转义（escape）符，如\t　\n 可以使用一些格式符（ ...; 2014-4-13 22:32

Verilog中整数常量和实数常量: 整数常量和实数常量 Verilog中，常量（literals）可以是整数也可以是实数。 1．整数的大小可以定义也可以不定义。整数表示为：＜size＞'＜base＞＜value＞其中　size：位数大小，由十进制数表示的位数（bit） ...; 2014-4-13 22:30

Verilog采用的四值逻辑系统: Verilog采用的四值逻辑系统; 2014-4-13 22:29

空白符和注释: 空白符和注释跟C语言比较类似，用成对的“/＊”和“＊/”来表示一行或者多行的注释，不能嵌套；可出现在程序的任何位置；用//表示一行内的注释。例： module MUX2_1（out，a，b，sel）； // Port declarations ...; 2014-4-13 22:28

模块的结构: 模块的结构通过上面的实例可看出，一个设计是由一个个模块（module）构成的。一个模块的设计如下： 1．模块内容是嵌在module 和endmodule两个语句之间。每个模块实现特定的功能，模块可进行层次的嵌套，因此可以 ...; 2014-4-13 22:27

Verilog HDL基本模块说明: Verilog HDL基本模块说明概述模块（module）是Verilog的基本描述单位，用于描述某个设计的功能或结构及与其他模块通信的外部端口。模块在概念上可等同一个器件就如我们调用通用器件（与门、三态门等）或通用宏 ...; 2014-4-13 22:25

反相器的制造过程: 反相器的制造过程如何做N阱？制造步骤：从空的晶圆开始，由底向上制作反相器，第一步将形成N阱：用SiO2保护层覆盖晶圆；除去N阱需要制作的地方的保护层；掺杂或扩散N型杂质到暴露的晶圆上；去掉SiO2。 ①用氧 ...; 2014-4-13 21:37

反相器（inventer）的RTL级功能描述: 　反相器（inventer）的RTL级功能描述方法1 module inverter（A，Y）； input　　　A； output　　Y； assign　Y=~A； endmodule 方法2 module inverter（A，Y）； input　　　A； output　　Y； reg　 ...; 2014-4-13 21:30

Verilog HDL的抽象级别: Verilog HDL的抽象级别 Verilog HDL语言本身提供了各种层次抽象的表述，可以用详细程度有很大差别的的多层次模块组合来描述一个电路系统，如图2所示：行为级：技术指标和算法的Verilog描述 RTL级：逻辑功能的Verilo ...; 2014-4-13 21:28

Verilog HDL和VHDL的比较: Verilog HDL和VHDL的比较 Verilog HDL和VHDL都是用于逻辑设计的硬件描述语言，并且都已成为IEEE标准。VHDL是在1987年成为IEEE标准，Verilog HDL则在1995年才正式成为IEEE标准。之所以VHDL比Verilog HDL早成为IEEE ...; 2014-4-13 21:25

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