浅色曲线是芯片漏极-芯片源极电压，深色曲线是封装漏极-封装源极引脚电压。
图6. 导通时内部和外部漏极-源极电压的差异
图7. 关断时内部和外部漏极-源极电压的差异 如前所述，获取实际的芯片栅极信号有助于提供相关信息。我们采用一个由 SiC MOSFET NTH4L015N065SC1 构成的半桥架构，改变外部栅极电阻，并比较芯片级和封装级之间的栅极-源极电压差（参见图8和9）。
图8. 内部和外部栅极-源极电压的差异及其与外部栅极电阻的函数关系 浅色曲线是芯片栅极电压，而深色曲线是封装栅极引脚电压。 我们来逐步查看当栅极电阻改变时会发生什么。当电阻大于10Ω时，外部和内部栅极电压几乎同时超出阈值（即，对于安森美SiC MOSFET为2V）。存在一个10ns以内的延迟。 当电阻小于等于5Ω时，我们可以看到，在关断期间，只有外部栅极电压会出现电压尖峰和越来越多的振荡，而内部栅极电压相对平滑。 当电阻为5Ω或2Ω时，在阈值交叉处可以明显看到两个电压（外部和内部）之间存在相当大的延迟（约为40ns）。 对于5Ω，外部电压给出的关断时间约为80ns，而内部关断时间约为120ns，因此延长了50%。对于2Ω，情况则更糟。外部电压给出的关断时间约为40ns，而内部关断时间为80ns，因此关断时间延长了100%。 具体取决于外部和内部栅极阻抗之比。在上述图8示例中，内部栅极阻抗略低于1Ω。 在图9中，我们通过改变芯片设计和栅极流道，将内部栅极阻抗提高到接近5Ω，但是对于相同的封装，我们通常会看到一个更长的关断时间，与预期相同。同时，栅极网络的阻尼更大，外部栅极节点电压上的振铃更少。
图9. 提高内部栅极阻抗时，内部和外部栅极-源极电压的差异 图9显示当外部栅极电阻低于10Ω时，内部和外部栅极电压之间的延迟较长。一些制造商使用高内部栅极阻抗来降低最大漏极-源极dV/dt和EMI成分，并限制由栅极氧化物应力导致的故障。 然而，依赖外部栅极电压波形来设置半桥或全桥架构中的开关之间的延迟时，也会增加击穿的风险。
图10. 栅极-源极电压延迟 当外部电阻低于10Ω时，阈值交叉时间存在很大差异，如图10所示。甚至内部栅极和外部栅极信号的过零和关断阈值交叉也会发生在不同的时间。在半桥架构的情况下，MOSFET开关相位不同或采用 同样，获取内部芯片电压对于设置适当的延迟以避免高压侧和低压侧之间的交叉导通非常有帮助。 在线提供的模型使用工厂标称值生成和校准。它们给出了典型的数据手册值。但是，在现实中，由于制造中的工艺差异，参数值遵循高斯分布。 对于特定技术，可以创建具有最小值和最大值的模型。然后，我们可以研究不同器件的并联，或者查看器件随极端情况数值变化的反应。 为了说明该性能，我们采用一个由三个并联工作的 SiC MOSFET 组成的高压降压级电路（参见图 11）。
图11. 边界模型降压级
图12. SiC MOSFET 边界模型的降压级波形 图12中的结果显示SiC MOSFET中的电流非常不均衡。在导通时间内，开关或SiC MOSFET中的电流分为30A、12A和7A，电感中的平均稳态电流为50A。流过每个MOSFET的理论电流值约为17A，存在+13/-10A的误差。因此，就电流均衡而言，QH1（最低阈值MOSFET）的误差为+76%，QH0（平均阈值 MOSFET）的误差为-29%，QH2（最高阈值 MOSFET）的误差为-59%。 我们现在还可以使用图13和图14分析导通和关断细节。
图13. 导通序列局部放大 导通时，如图13所示，在阈值电压最低的SiC MOSFET中流动的电流要高得多。这个MOSFET承受大部分电感电流以及反向容性SiC肖特基二极管电流。此外，并非所有SiC MOSFET的导通损耗都相同。
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