基于TSV的三维集成电路制造技术

本文主要介绍基于TSV的三维集成电路的相关知识。

三维集成电路工艺技术因特征尺寸缩小与系统复杂度提升而发展，其核心目标在于通过垂直堆叠芯片突破二维物理极限，同时满足高密度、高性能、高可靠性及低成本的综合需求。

为实现这一目标，工艺需聚焦硅通孔（TSV）技术的优化，包括采用微小直径TSV阵列以最小化芯片面积占用并提升数据传输带宽，同时缩短TSV高度、降低寄生电容以适配高速低功耗器件需求；此外，需通过热管理设计增强散热能力以确保热力学与电学稳定性，并确保三维集成流程对前后端工艺（FEOL/BEOL）的兼容性，减少工艺扰动。

典型铜（Cu）TSV制造流程涵盖通孔刻蚀、绝缘层沉积、黏附层与扩散阻挡层沉积、种子层制备及电镀填充铜材料，后续需结合硅片减薄、高精度对准与键合技术完成多层芯片互联，尽管实际工艺顺序可能调整，但整体以TSV制备、减薄、键合为主线。最终，通过晶圆级键合、已知合格芯片（KGD）筛选及异构芯片堆叠策略，工艺需在性能、良率与成本间取得平衡，推动三维集成技术向规模化应用演进。

本文主要介绍基于TSV的三维集成电路的相关知识，分述如下：

TSV制造顺序分类与工艺特点

三维集成电路堆叠方式

三维集成电路键合方式

TSV制造顺序分类与工艺特点

根据TSV（硅通孔）在集成电路工艺流程中的位置，可将其制造顺序分为先通孔（Via First）、中通孔（Via Middle）和后通孔（Via Last）三类。

以下为三类工艺的核心差异与关键技术要点：

1. 先通孔工艺（Via First）

工艺顺序：在CMOS前道工艺（FEOL）前制造TSV，即空白硅片上完成TSV刻蚀、绝缘层沉积、导电材料填充（如多晶硅或钨）后，再进行晶体管及互连层制造。

核心特点：

材料选择：需耐受1000℃以上高温（如多晶硅、钨），避免后续CMOS工艺损坏TSV结构。

连接方式：TSV通过钨塞与第一层金属（M1）互连，无法直接键合相邻层TSV，需借助平面互连层过渡。

优势：工艺简化（无需扩散阻挡层/种子层）、热匹配性好（多晶硅CTE与硅接近）、支持高深宽比TSV（20:1以上）。

局限：电阻率高（多晶硅/钨电阻远高于铜），TSV直径较大（1~5μm），灵活性受限。

2. 中通孔工艺（Via Middle）

工艺顺序：在CMOS前道工艺（FEOL）完成后、后道工艺（BEOL）前制造TSV，即晶体管制造后、多层互连前插入TSV流程。

核心特点：

材料选择：优先使用铜（Cu）填充，电学性能优异（低电阻、低寄生电容），但需复杂扩散阻挡层防止铜污染。

连接方式：TSV与M1层直接互连，设计灵活性高，但需优化CMP工艺（需高选择比去除铜而不损伤钨塞）。

优势：兼容标准CMOS工艺，TSV深宽比均匀，支持高层金属连接（如Mn），适合高性能需求。

局限：铜热膨胀系数（CTE）与硅差异大，易引发热应力问题；TSV刻蚀需避开金属层，设计约束较多。

3. 后通孔工艺（Via Last）

工艺顺序：在CMOS后道工艺（BEOL）完成后制造TSV，分键合前和键合后两种子类：

键合前后通孔：BEOL完成后制造TSV，再键合芯片并减薄。

键合后后通孔：先键合减薄硅片，再制造TSV并通过电镀或热压键合实现层间连接。

核心特点：

材料选择：铜为主流填充材料，支持TSV直接键合（如Cu-Cu热压键合），连接强度高。

连接方式：TSV可跨层直接连接（如Mn到Mn），但需解决介质层刻蚀难题（如低k材料横向展宽）。

优势：TSV位置灵活，支持异构芯片堆叠，适合高密度集成。

局限：刻蚀工艺复杂（需穿透多层介质/硅），CMP需兼容最终金属层，成本较高。

4. 工艺对比与选型依据

性能优先：中通孔（铜TSV）适用于高速低功耗场景；先通孔（多晶硅/钨）适合高温工艺兼容需求。

成本敏感：先通孔工艺可由硅片厂商预制，降低封装成本；后通孔需复杂刻蚀，成本较高。

设计灵活性：中通孔支持高层金属连接，后通孔实现跨层直接键合，先通孔受限于固定位置。

可靠性：先通孔热应力低，中通孔需解决铜扩散问题，后通孔需优化介质层刻蚀损伤。

三类工艺各有优劣，需根据产品需求综合选型。

三维集成电路堆叠方式

在三维集成电路中，芯片间键合的堆叠方式直接影响互连密度、散热性能及工艺复杂度，主要分为正面对正面（F2F）和正面对背面（F2B）两种模式。

1. 正面对正面（F2F）堆叠

结构特点：上层芯片翻转后正面朝下，与下层芯片正面直接键合，器件层相对放置。

核心优势：

高密度互连：除TSV外，上下层芯片可通过金属凸点直接键合，互连数量可超越TSV限制，简化工艺并提升可靠性。

工艺灵活性：上层芯片可在减薄前完成键合，无需辅助圆片支撑。

主要局限：

散热挑战：器件层间距小，集成后发热密度高，需强化散热设计。

多层扩展受限：若堆叠超过两层，上层芯片需转为F2B模式，无法持续利用金属凸点互连。

2. 正面对背面（F2B）堆叠

结构特点：上层芯片保持正面朝上，通过背面与下层芯片键合，器件层顺序排列。

核心优势：

散热优化：硅衬底位于两层器件层之间，增强散热能力。

多层兼容性：工艺流程可重复扩展，天然适配三层及以上芯片堆叠。

主要局限：

工艺复杂度：需预先减薄上层芯片，且需辅助圆片防止弯曲变形。

互连依赖TSV：层间互连完全由TSV数量决定，难以实现F2F的凸点级互连密度。

3. 堆叠方式选型依据

两层堆叠优先F2F：最大化利用金属凸点互连，降低成本并简化流程。

三层及以上必选F2B：确保工艺可扩展性，但可结合混合模式（如首尾层用F2F，中间层用F2B）。

功能需求主导：特定应用（如传感器、光电集成）可能要求固定朝向，需按功能设计选择堆叠方式。

F2F以互连密度和工艺简化见长，适合两层堆叠；F2B通过散热优化和多层兼容性主导复杂集成，二者可灵活组合以平衡性能与成本。

三维集成电路键合方式

在三维集成电路制造中，键合方式的选择直接影响成品率、成本及工艺效率，主要分为芯片到芯片（D2D）、芯片到圆片（D2W）和圆片到圆片（W2W）三种模式。

1. 芯片到芯片（D2D）键合

核心特点：单个芯片与单个芯片直接键合。

优势：

成品率优化：键合前可剔除失效芯片，避免低良率芯片影响整体成品率。

灵活性高：适配不同尺寸芯片堆叠，减少小尺寸芯片浪费。

局限：

效率低：逐芯片键合耗时，对准精度有限（通常5~10μm）。

成本敏感：适用于小批量或高价值芯片，大规模生产效率不足。

2. 芯片到圆片（D2W）键合

核心特点：单个芯片与完整圆片键合。

优势：

效率提升：圆片固定后重复键合芯片，减少装载时间。

良率控制：圆片及芯片均可预测试，跳过失效区域以降低成本。

局限：

热应力风险：圆片及已键合芯片需多次经历高温工艺，可靠性受挑战。

工艺复杂：需精确控制芯片与圆片间热膨胀系数（CTE）匹配。

3. 圆片到圆片（W2W）键合

核心特点：完整圆片与完整圆片一次性键合。

优势：

效率最高：单次对准完成全圆片键合，适合大规模生产。

热过程少：仅需一次高温工艺，热应力风险低。

局限：

成品率风险：无法预剔除失效芯片，单层良率低将导致整体成本激增。

尺寸限制：要求上下层圆片尺寸严格匹配，否则造成面积浪费。

4. 键合方式选型策略

D2D适用场景：堆叠芯片良率波动大、尺寸差异显著，或需定制化小批量生产。

D2W平衡选择：兼顾效率与良率控制，适用于中等规模生产及对热管理要求严格的场景。

W2W效率优先：仅当圆片尺寸匹配、良率极高（如≥99%）时采用，常见于同质芯片堆叠（如存储器立方体）。

键合方式的选择需综合考量成本、良率、热稳定性及尺寸兼容性。小尺寸芯片或高良率场景下，W2W可显著降低成本；而复杂异构集成或良率敏感场景中，D2D或D2W的灵活性更为关键。