在現今的電子設計領域，CMOS邏輯IC因其低功耗、高整合度和良好的雜訊抑制能力而廣泛應用。然而，要充分發揮CMOS邏輯IC的性能優勢，確保系統的穩定可靠運行，必須嚴格遵守一系列使用注意事項。向大家奉上一份詳細的設計指南，幫助大家更好地避免潛在的設計陷阱和故障。 對於未使用輸入引腳的處理 在設計和使用CMOS邏輯IC時，正確處理未使用的輸入引腳是確保系統穩定性和可靠性的關鍵步驟。通常而言，所有未使用的輸入端都應連接到VCC或GND。 對於可配置為輸出端的雙向匯流排緩衝器來說，任何引腳（如總線引腳）應透過上拉電阻器連接到VCC或透過下拉電阻器連接到GND。同時，建議將緩衝器兩端上拉或下拉至相同電位，以避免不必要的電流流動。但是，請保持總線引腳的輸入引腳保持為開啟狀態。  即使採用典型的CMOS邏輯IC，仍會在電源接通瞬間，因寄生電容而產生短暫的突波電流。雖然這種電流通常較小（幾毫安培量級），但在某些敏感應用中仍需注意。透過將未使用的輸入接腳連接到VCC或GND，可以有效降低此突波電流的影響，提高系統可靠性。另外，由於CMOS邏輯IC具有非常高的輸入阻抗，任何開放的輸入端都可能因為周圍電場的影響而導致錯誤的輸出值。此外，直通電流可能會在VCC和GND的中點流動，導致電流增加，這可能會導致裝置損壞。除非資料手冊中另有說明，否則請務必將這些注意事項套用至所有不具有匯流排保持能力的輸入端。 輸入上升和下降時間規範 在資料表中，針對通用CMOS邏輯積體電路（IC）明確界定了其輸入訊號的上升與下降時間標準，這些標準旨在確保IC在預定的工作環境下能夠穩定且有效率地執行其功能。遵循這些時間規範對於防止因輸出訊號振盪等不利現象而導致的系統故障至關重要。 當向CMOS邏輯IC的輸入端施加緩慢的上升或下降訊號時，切換過程中可能會產生顯著的電流峰值。這些峰值電流不僅可能引發電源電壓（VCC）和地電位（GND）的瞬態波動（俗稱「彈跳」），還可能進一步導致輸出訊號的振盪或功能異常。 為應對此挑戰，可使用具有施密特觸發器輸入的IC來緩慢更改輸入。但如果輸入變化過慢，即使帶有施密特觸發器輸入的IC仍可能無法抑制電源或訊號線上的噪聲，從而導致輸出振盪或不穩定。 下表顯示了每個系列中典型IC的上升和下降時間。  表二 TOSHIBA TC系列產品列表 Q&A Q: 通用CMOS邏輯IC的多個輸出如何避免發生衝突（短路）? A: 與二極體不同,典型CMOS邏輯IC的輸出不能進行線或運算,除非具有三態輸出。即使是具有三態輸出的CMOS邏輯IC,如果同時啟用，也可能會有非預期電流流動,導致IC劣化。所以在創建電路設計時,請確保在任何既定時間都不會啟用多個輸出。此外,如果所有的CMOS邏輯IC都被停用（即處於高組態）,而沒有被上拉到VCC或下拉到GND，那麼不具有匯流排保持功能的CMOS邏輯IC的輸出就會變得不穩定。僅同一包裝中的門才可以進行線與運算,以增加驅動能力（即輸出電流）。但是,建議使用高驅動IC（IO為±24 mA）。 Q: 電源與工作電壓會不確定性下會發生? A: (1)CMOS積體電路的工作電壓一般在3-18V,但當應用電路中有閘電路的類比應用(如脈衝振盪、線性放大)時,最低電壓則不應低於4.5V。由於CMOS積體電路工作電壓範圍,故使用不穩壓的電源電路CMOS積體電路也可以正常工作,但是工作在不同電源電壓的裝置,其輸出阻抗、工作速度和功耗是不相同的,在使用中一定要注意。 (2)CMOS積體電路的電源電壓必須在規定範圍內,不能Over,也不能反接。因為在製造過程中,自然形成許多寄生二極體,在正常電壓下,這些二極管皆處於反偏,對邏輯功能無影響,但是由於這些寄生二極管的存在,一旦電源電壓過高或電壓極性接反,就會使電路產生損壞。 Q: 輸入訊號的上升和下降時間是否要注意? A: 上升和下降時間不易過長,否則一方面容易造成假觸發而導致裝置失去正常功能,另一方面還會造成大的損耗。對於某些邏輯IC參數限於0.5us以內。若不符合此要求,需用施密特觸發元件進行輸入調整。 Q: 輸入端的Layout設計過長? A: 在應用中有時輸入端需要接長的Layout，而長輸入線必然有較大的分佈電容和分佈電感,容易形成LC振盪,當輸入端一旦發生負電壓,會破壞CMOS中的保護二極體。其保護辦法為在輸入端處接一個電阻。 |
