标识符是用户在描述时给Verilog对象

    标识符是用户在描述时给Verilog对象（电路模块、信号等）起的名字；

    标识符必须以字母（a-z，A-Z）或（_ ）开头，后面可以是字母、数字、（$ ）或（_ ）；最长可以是1023个字符；Verilog标识符区分大小写，sel和SEL是不同的标识符；所有Verilog关键词如module、endmodule等都使用小写字母，标识符不能与Verilog的关键词相同。

    例如：

    module MUX2_1（out，a，b，sel）；

    output out；

    input a，b，sel；

    wire　sel_，a1，b1；

    not　not1（sel_，sel）；

    and　and1（a1，a，sel_）；

    and　and2（b1，b，sel）；

    or　or1（out，a1，b1）；

    endmodule