Verilog中，字符串（string）

    Verilog中，字符串大多用于显示信息的命令中。（只用在测试中。）

    字符串要在一行中用双引号括起来，也就是不能跨行。

    字符串中可以使用一些转义（escape）符，如\t　\n

    可以使用一些格式符（如%b）在仿真时产生格式化输出：

    ”This is a normal string”

    ”This string has a \t tab and ends with a new line\n”

    ”This string formats a value：val = %b”

    格式符