Verilog中 整数常量和实数常量

    整数和实数常量小结：

    整数的大小可以定义也可以不定义。整数表示为：

    数字中（_ ）忽略，便于查看

    没有定义大小（size）整数缺省为32位/*特别注意*/

    缺省数基为十进制

    数基（base）和数字（16进制）中的字母无大小写之分

    当数值value大于指定的大小时，截去高位。如2'b1101表示的是2'b01

    实数常量

    实数可用科学表示法或十进制表示

    科学表示法表示方式：

    ＜尾数＞＜e或E＞＜指数＞，表示：尾数×10指数