Verilog中 整数常量和实数常量

    Verilog中，常量（literals）可以是整数也可以是实数。

    1．整数的大小可以定义也可以不定义。整数表示为：

    ＜size＞'＜base＞＜value＞

    其中　size：位数大小，由十进制数表示的位数（bit）

    表示。缺省为32位

    base：数基，可为2（b）、8（o）、10（d）、

    16（h）进制。缺省为10进制

    value：是所选数基内任意有效数字，包括

    X、Z。

    2．实数常量可以用十进制或科学表示法表示。

    整数与实数常量例子

    12　　　　　　　　　　　　　unsized decimal（zero-

    extended to 32 bits）

    ‘h83a　　　　　　　　　　 unsized hexadecimal（zero-

    extended to 32 bits）

    8'b1100 0001　　　 8-bit binary

    16'hff01　　　　　　　　 16-bit hexadecimal

    32'bz01x　　　　　　　　　Z-extended to 32 bits

    3'b1010 1101　　　 3-bit number，truncated to

    3’b101

    6.3　　　　　　　　　　　　　 decimal notation

    32e- 4　　　　　　　　　　　scientific notation for 0.0032

    4.1E3　　　　　　　　　　　scientific notation for 4100