模块的结构

    5．对每个模块都要进行端口定义，并说明输入、输出口，然后对模块的功能进行逻辑描述，当然，对测试模块，可以没有输入输出端口。

    6．Verilog HDL的书写格式自由，一行可以写几个语句，也可以一个语句分几行写。具体由代码书写规范约束。

    7．除endmodule语句外，每个语句后面需有分号表示该语句结束。