Verilog HDL基本模块说明

    例[1] 加法器

    module addr（a，b，cin，count，sum）；

    input [2：0] a；

    input [2：0] b；

    input cin；

    output count；

    output [2：0] sum；

    assign {count，sum} = a +b + cin；

    endmodule

    该例描述一个3位加法器，从例子可看出整个模块是以module 开始，endmodule 结束。