Verilog模块中常见信号类型-总结

    总结verilog中，两种主要的信号类型：

    - 寄存器类型：代表 reg

    在always 等过程块中被赋值的信号，往往代表触发器，但不一定是触发器。

    （时序逻辑电路中常常被综合为D触发器 ；

    纯组合逻辑电路中被综合为连线）

    - 连线类型：代表 wire

    用 assign 关键词指定连续/持续赋值所描述的组合逻辑的信号或连线。

    Verilog中reg与wire的不同点：

    用寄存器（reg）类型变量生成组合逻辑举例：

    module　rw1（a，b，out1，out2 ）；

    input a，b；

    output out1，out2；

    reg out1；

    wire out2；

    assign out2 = a ；

    always @（b） out1 = ~b；

    endmodule